引用本文：
韦春雷，吴新春，黄孝兵. 用于400 Gb/s以太网PCS的递推RS编码电路[J]. 光通信技术，2024，48（1）：71-73.
韦春雷1，吴新春1*，黄孝兵2
（1.西南交通大学 信息科学与技术学院，成都 611756；2.强华时代（成都）科技有限公司，成都 610041）
【下载PDF全文】 【下载Word】摘要：为了在400 Gb/s以太网物理编码子层（PCS）中实现高速纠错编码，设计了一种递推里德-所罗门（RS）编码电路。该电路通过组合递推因子、输入数据和寄存器数据，可以得到递推RS编码电路的结果。采用VCS+Verdi软件对传统RS编码电路、递推RS编码电路进行仿真，并使用Nangate 45 nm开源工艺进行综合测试。仿真与测试结果表明：相较于并行RS（544,514）编码电路，使用递推RS编码电路可以大幅度减少时间开销；32路递推RS（544,514）编码电路的面积降低了68％，功耗降低了60％。
关键词：400 Gb/s以太网；物理编码子层；RS码
中图分类号：TN762 文献标志码：A 文章编号：1002-5561（2024）01-0071-03
DOI:10.13921/j.cnki.issn1002-5561.2024.01.013
0 引言
里德-所罗门（RS）码作为一种极具代表性的纠错码，因其性能优异而在信息传输领域得到了广泛应用[1]。然而，传统的RS（544，514）编码方案只能处理10 bit的数据，无法满足400 Gb/s以太网物理编码子层（PCS）标准所需要的数据传输速率。因此，研究人员正在寻找更高效的纠错编码方案来满足高速以太网的需求。尽管文献[2-5]提高了信号编码速率，但在高速PCS中未能实现高效的RS编码。因此，本文设计一种递推RS编码电路，对传统编码电路的反馈结构进行改进，在同一组RS（544，514）中进行高并行编码，以满足400 Gb/s以太网PCS的传输速率要求。
4 结束语
本文设计了一种递推RS编码电路，该电路在实现相同纠错效率的条件下，当i 为32时，面积和功耗优化为并行RS编码电路的32%和40%，能够在高速低延迟的应用环境中提高通信系统可靠性和稳定性。RS编码电路的未来研究方向是进一步提高编码效率和减少功耗，以满足更高速、更复杂的通信系统需求。